1、完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。
A、对
B、错
2、VHDL的PROCESS是由顺序语句组成的，但其本身却是并行语句。
A、对
B、错
3、下面对时钟上升沿检测的VHDL描述中，错误的是
A、if clk’event and clk = ‘1’ then
B、if falling_edge(clk) then
C、if clk’ not stable and clk = ‘1’ then
D、if clk’event and clk’last value=‘1’ then
4、进程中的变量赋值语句，其变量更新是
A、立即完成
B、在进程的结束时完成
C、顺序完成
D、以上都不对
5、在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是
A、PROCESS为一无限循环语句
B、敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动
C、当前进程中声明的变量不可用于其他进程
D、进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
