1、完整的VHDL设计实体的基本结构包括库、（ ）、（ ）、（ ）四个部分
A、程序包
B、实体
C、结构体
D、进程
2、位类型（BIT）的取值只有两种：（ ）和（ ）。
A、‘1’
B、‘0’
C、‘Z’
D、‘-’
3、标准逻辑位数据类型STD_LOGIC常用的数值有（ ）、（ ）、（ ）等。
A、‘1’
B、‘0’
C、‘Z’
D、‘-’
4、元件例化语句有（ ）条语句构成。该语句用于VHDL层次化设计。
A、1
B、2
C、3
D、4
5、IF语句和CASE语句是用于描述组合电路最常用的语句。它们用于组合电路的共同特征是都用来描述：
A、完全条件
B、不完全条件
C、既可以是完全条件也可以是不完全条件
